2D 반도체 MOSFET — 원자층을 0.7nm씩 골라 바꾼 조문호팀, 칩 제조비도 줄일까

논문은 Science에 2026년 10월 15일 공개됐습니다. 한국 시간으로는 16일 오전 3시입니다. 제조원가 절감률을 발표한 연구는 아닙니다. 소자에서 확인한 변화와 공장에서 검증해야 할 경제성을 나누어 읽어야 합니다. 출처: 과기정통부·게재 시각

조문호 단장과 민석영·조현제, 연구를 이끈 사람들

공동 선두저자는 민석영(Seok Young Min) 박사후연구원과 조현제(Hyunje Cho) 학생연구원입니다. IBS 공식 논문 목록에는 두 사람에게 같은 기호가 붙어 있고, 조문호 단장이 교신저자로 표시돼 있습니다. Suk-Ho Lee, Jaeho Choi 등도 함께했습니다. 공개 자료로는 개인별 측정 분담까지 확인되지 않아 특정 실험을 누구 혼자 수행했다고 설명하지는 않겠습니다. 출처: IBS 논문 목록

조문호의 연구는 원자층 물질을 잘 성장시키는 일에서 전자소자를 만드는 일로 이어져 왔습니다. 2024년에는 초미세 MoS₂ 트랜지스터, 2025년에는 단결정 단층 반도체 성장 연구에 참여했습니다. 이번 성과도 그 연장선에서 보면 이해하기 쉽습니다. 얇은 재료 하나의 성능을 넘어, 서로 다른 역할을 하는 재료들을 어떻게 함께 작동시킬지 묻는 연구입니다. 출처: IBS 조문호 프로필

2D 반도체 MOSFET, 얇은 채널 다음의 난제

MOSFET은 전압으로 전류를 조절하는 스위치입니다. 전류가 흐르는 길인 채널, 그 길을 제어하는 게이트, 둘 사이에서 전류가 새지 않게 하는 절연막이 필요합니다. 전류가 들어오고 나가는 접점도 좋아야 합니다. 수도관이 가늘어져도 연결부가 막히면 물이 잘 흐르지 않는 것과 비슷합니다.

2D 물질은 원자층 수준으로 얇게 만들 수 있습니다. 다만 표면에 다른 물질이 달라붙을 자리가 적어 절연막을 균일하게 입히기 어렵습니다. 조문호팀이 겨냥한 것도 이 접합 문제입니다. 반도체·절연체·접점을 각각 준비해 연결하는 부담을 줄일 수 있다면, 얇은 채널의 장점을 소자 전체로 가져갈 여지가 생깁니다. 출처: imec 2D 소자 로드맵

기존 공정도 여러 재료와 정교한 계면 제어를 사용합니다. 따라서 이번 연구를 “기존에는 단일 소재만 쓰다가 여러 소재를 처음 쓴 것”으로 이해하면 틀립니다. 달라진 점은 필요한 기능을 이미 있는 모재의 선택된 부분에서 만들어 낸다는 것입니다.

민석영·조현제의 층별 치환, 무엇을 바꿨나

민석영·조현제가 참여한 연구의 출발 물질은 이셀레늄화텅스텐(WSe₂)입니다. 텅스텐 주변의 셀레늄을 선택적으로 바꿔 산화텅스텐(WOₓ) 절연체, 이황화텅스텐(WS₂) n형 반도체, 이텔루륨화텅스텐(WTe₂) 준금속을 만듭니다. 바꾸지 않은 WSe₂는 채널로 남습니다. 황·셀레늄·텔루륨 같은 원소를 묶어 할코겐이라고 부릅니다. 출처: 과기정통부·물질 전환

산소로 바꾼 층을 다시 기체 반응으로 전환하는 등 화학 처리 과정이 필요합니다. 단순히 원소를 섞으면 완성되는 방식은 아닙니다. 층 사이의 틈과 반응 온도·압력을 이용해 바뀌는 깊이를 조절하고, 마스크로 평면상의 위치도 고릅니다. 약 0.7nm는 이 층 단위 제어의 척도이며, 칩의 공정 노드 이름이나 게이트 길이가 아닙니다. 출처: 과기정통부·층과 위치 제어

n형은 주로 전자가, p형은 전자가 빠진 자리인 정공이 전류를 운반하는 유형입니다. 디지털 회로는 둘을 짝지어 사용합니다. 한편 밴드갭은 전자가 전류를 운반할 수 있는 상태로 이동하는 데 필요한 에너지 간격입니다. 이번 방법은 이처럼 서로 다른 전기적 성질을 한 모재에서 선택적으로 구현한다는 의미가 있습니다.

61.3mV가 뜻하는 것, 뜻하지 않는 것

조문호팀의 소자는 전류를 10배 바꾸는 데 필요한 게이트 전압 변화량이 61.3mV였습니다. 이를 서브스레숄드 스윙이라고 부릅니다. 상온의 일반적인 MOSFET 이론 한계인 약 60mV/dec에 가깝지만, 한계를 돌파한 수치는 아닙니다. 단위의 dec는 전류가 10배 달라지는 구간을 뜻합니다. 출처: 과기정통부·스위칭 측정

등가산화막 두께(EOT)는 1nm 미만입니다. 서로 다른 절연막을 비교하려고 전기적 제어 능력을 이산화규소 두께로 환산한 값입니다. 실제 막이 그만큼 얇다는 뜻도, 트랜지스터 전체가 그 크기라는 뜻도 아닙니다. 켜짐·꺼짐 전류비가 1천만 배를 넘었다는 결과 역시 전류 구분에 관한 것이지, 계산 속도가 그만큼 빨라졌다는 의미는 아닙니다. 출처: 과기정통부·EOT와 전류비

전하 주입 장벽은 35.5meV로, 금속을 직접 접촉한 경우의 약 3분의 1로 낮아졌습니다. 여기서 줄어든 것은 전하가 넘어야 할 에너지 장벽입니다. 접촉저항·소비전력·제조비가 모두 같은 비율로 줄었다고 환산할 수는 없습니다. 작은 전압으로 충분한 전류를 흘리는 회로가 가능한지는 구동전류와 배선, 누설을 함께 측정해야 합니다. 출처: 과기정통부·접합 장벽

수직으로 쌓은 p형·n형 소자로 신호를 뒤집는 인버터도 보였습니다. 다만 IBS 영문 설명에는 WOₓ 절연막을 별도 MoS₂ n형 트랜지스터에도 적용했다고 나옵니다. WSe₂ 한 덩어리에서 완성 회로의 모든 부분을 만들었다고 확대하면 안 됩니다. 인버터는 회로 확장의 출발점이지 복잡한 프로세서의 양산 검증은 아닙니다. 출처: IBS 제공 영문 설명

칩 제조비는 공정 수보다 양품 수에 달렸습니다

이제부터는 발표된 원가 수치가 아니라 제조 경제성에 대한 분석입니다. 민석영·조현제의 방법으로 일부 재료 전사나 접합 처리가 줄어든다면, 장비를 거치는 횟수와 대기 시간을 줄일 수 있습니다. 같은 장비로 더 많은 웨이퍼를 처리하면 생산성도 좋아질 수 있습니다. 하지만 화학 치환, 마스킹, 세정, 검사에 시간이 더 들면 이득이 상쇄됩니다.

공장에서 중요한 값은 총 제조비를 정상 제품 수로 나눈 양품당 비용입니다. 아래는 원리를 보여 주는 가정 계산입니다. 같은 수의 칩을 만드는 기존 공정의 총비용을 100, 수율을 90%로 놓겠습니다. 새 공정의 총비용이 90으로 줄어도 수율이 75%로 떨어지면, 양품당 비용은 기존 대비 108이 됩니다. 공정비를 10% 아끼고도 팔 수 있는 칩 한 개는 8% 비싸지는 셈입니다.

이 계산은 IBS 소자의 실제 수율이나 예상 절감률이 아닙니다. 검사 범위와 성능, 칩 크기를 같게 놓고 수율의 영향을 보여 준 것입니다. 층이 하나 더 바뀌거나 덜 바뀌는 문제가 생긴다면, 그 편차를 잡아내는 검사 비용까지 포함해야 한다는 뜻입니다. 잘 나온 소자 하나보다 웨이퍼 전체의 분포가 중요한 이유입니다.

300mm 경쟁 속 한국 장비·소재 기업의 기회는 어디일까

조문호팀의 기술이 마주할 산업 기준은 이미 높아지고 있습니다. imec·ASML·TSMC는 2026년 6월 별도 2D 소자 공정에서 300mm 웨이퍼와 50nm 접촉 포함 피치(CPP)를 발표했습니다. CPP는 게이트뿐 아니라 접점이 차지하는 공간까지 반영합니다. 채널만 작아져서는 칩 전체를 촘촘하게 만들기 어렵다는 뜻입니다. 출처: imec·ASML·TSMC, 2026-06-15

그 발표의 작동 소자 비율은 94%였고 판정 기준은 Imax/Imin이 10⁵를 넘는 것이었습니다. 상용 칩의 최종 수율 94%라는 뜻은 아닙니다. 이번 Science 층별 치환 공정의 성적도 아닙니다. 두 연구를 함께 보면 새로운 재료를 제시하는 일과 공장 규격에서 반복해 만드는 일이 서로 다른 과제라는 점이 드러납니다. 출처: imec·작동 소자 판정 기준

한국에서 먼저 검토할 사업 기회도 이 차이에 있습니다. 층별 반응 깊이를 일정하게 만드는 장비, 고순도 반응 재료, 결함을 빠르게 찾는 계측 기술이 필요해질 수 있습니다. 이는 가능한 수요 경로이지 특정 기업의 수주 전망은 아닙니다. 연구용 공정이 생산 라인에 들어오려면 고객이 요구하는 오염 기준과 유지보수 조건까지 통과해야 합니다.

도입 순서는 실리콘 회로를 보완하는 소자부터 시작할 가능성이 있습니다. imec도 낮은 성능 요구의 평면형 2D 소자로 공정 경험을 쌓는 경로를 제시합니다. 이 경로라면 조문호팀의 기술은 기존 공장을 모두 바꾸기보다 일부 모듈을 바꾸는 후보가 됩니다. 전체 대체보다 초기 투자 부담을 낮출 여지가 있지만, 기존 공정과 함께 쓰는 검증 비용은 남습니다. 출처: imec·단계적 도입 전략

장기적으로 충분한 성능을 더 낮은 전압에서 얻는 회로가 검증된다면, 배터리로 오래 작동하는 센서나 기기 내부의 저전력 연산에 선택지가 늘 수 있습니다. 새로운 시장이 생기려면 절약되는 전력·배터리 비용이 비싼 초기 칩 가격을 상쇄해야 합니다. 반대로 공정 통합이 어렵다면 고부가 특수 소자에 머물 수 있습니다. 어느 쪽도 이번 논문만으로 확정할 수 없습니다.

제조사는 채널을 바꾼 뒤에도 배선과 접점의 손실을 해결해야 합니다. 앞서 다룬 CoSi 반도체 배선 글을 함께 읽으면, 재료 하나의 개선이 칩 전체 원가로 이어지기까지 왜 여러 검증이 필요한지 비교할 수 있습니다. 칩 안에서 전기를 막는 절연 재료 쪽 이야기는 7eV 산화물 반도체 글에서 이어집니다. 관련: 관련 글: CoSi 반도체 배선

조문호팀의 다음 성적표는 무엇일까요

이번 2D 반도체 MOSFET 연구의 가치는 서로 다른 기능을 만들고 연결하는 방법을 넓혔다는 데 있습니다. 다음에는 대면적에서 층별 전환이 얼마나 일정한지, 오래 작동해도 절연과 접촉 특성이 유지되는지, 같은 성능의 회로를 얼마에 만드는지 봐야 합니다. 전력·속도·수명 조건을 맞춘 비교가 나와야 산업 경쟁력을 판단할 수 있습니다.

조문호와 민석영·조현제가 보여 준 것은 원자층을 다루는 새로운 공정 선택지입니다. 한국 산업이 가져갈 질문은 명확합니다. 그 선택지가 기존 장비와 함께 작동하면서, 판매할 수 있는 칩 한 개를 만드는 비용까지 낮출 수 있을까요. 연구의 다음 단계는 그 질문에 숫자로 답하는 일입니다.

자료 확인 범위: Science 출판사 원문과 보충자료는 접근 제한으로 직접 열람하지 못했습니다. 연구 수치는 과기정통부 공식 설명과 IBS 제공 발표를, 저자·연구 이력은 IBS 공식 페이지를 확인했습니다. 표본수와 장기 신뢰성, 생산원가는 확인한 공개 자료에 없어 판단을 유보했습니다. 경제성 시나리오는 필자의 가정 분석이며 투자 권유가 아닙니다.

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층별 전환의 경제성은 같은 성능의 양품 한 개를 만드는 비용으로 판단해야 합니다.

출처와 참고 링크

• Science — Modular van der Waals MOSFETs through layer-by-layer chalcogen substitutions
• 과학기술정보통신부·정책브리핑 — 원자층 골라 바꿔 반도체 만든다 (2026-10-16)
• IBS — 연구단 논문 목록
• IBS — Director Moon-Ho Jo
• IBS 제공 영문 발표 — Turning single 2D crystal into a complete high-performance transistor (2026-10-15)
• imec — Introducing 2D-material based devices in the logic scaling roadmap
• imec·ASML·TSMC — 300mm 2D transistor integration (2026-06-15)